BugDict/Verilog
[Verilog] "Error: Procedural assignment to a non-register" 해결
문제상황: 실무에서 사용되는 Verilog 코드를 작성하던 중, 아래와 같은 에러 로그가 발생했습니다. 에러가 발생한 코드와 이에 대한 설명: module counter ( input wire clk, input wire rst, output wire [7:0] count ); always @(posedge clk or posedge rst) begin if (rst) begin count
